如何設計/優化/測試多通道高速介面接收端與發射端訊號品質

隨著5G通訊技術的普及，電子裝置與系統的複雜性和資料速率不斷升高，工程師在測試這些裝置時面臨著更多 的挑戰。當資料速率較低時，單通道測試即可滿足要求。但如果資料速率較高，工程師可能會遇到各式各樣的 串擾，抖動等問題。因此，在處理不同干擾源和干擾信號應用時，多通道測試就變得十分重要。本次線上研討 會您將學習到從如何優化&測試高速通訊數位鏈路的接收機，發射機的訊號品質並達成Error-Free 的目標。
●【誰適合參加此次線上研討會】 晶片設計實體層信號系統驗證、訊號品質驗證工程、訊號模擬工程、系統應用、失效分析與AE/FAE等部門。
●活動名稱： ●基礎高速多通道數位鏈路Error-Free 設計概念介紹 ●如何確保Error-Free在高速鏈路系統中 : 誤碼測試 ●影響誤碼率及其相應測試設置的主要因素： -發射端(Transmitter) -通道(Channel) -接收端(Receiver) ●誤碼測試的應用案例 Applications for bit error rate testing : -Display Port and eDisplay Port -DDR5 -PCI Express -PAM4
●活動時間： 2020年11月03日(二)上午10:30～11:45（研討會60分鐘、會後15分鐘QA）
●主講人：Steven Chiang 資深產品應用經理 ●Steven Chiang 是一位高速訊號測試專家，在SerDes產品的測試與驗證方面擁有超過15年的經驗，如PCIe、高 速SerDes以及MIPI的C-PHY與D-PHY。作為一名應用工程師，他接觸過各種高速介面的測試場景，對於物理層的 相關設計驗證與測試挑戰，已經累積出許多非常有價值的專業經驗，也協助許多客戶成功的開發高速介面產品 和完成各項相關的功能測試驗證。