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搜尋「Dielectric Layer」,共 52

鍺的環保回收值得關注,特別是從電子廢棄物中回收鍺,提高回收率並降低成本,減少資源浪費降低環境負荷。此外,鍺近來在半導體先進製程中扮演要角,無疑也是一個值得重視和推進的方向。

在先進的前段製程中將有不同材料層的組合(如氧化物、氮化物和多晶矽),各材料都需要研磨,各層分別要求不同的研磨率、選擇比和嚴格的製程控制。多樣化需求需要新的研磨液配方。

台積電董事長張忠謀四月底一席「半導體摩爾定律將在6至8年到達極限」的言論,再次引發業界對於摩爾定律是否能夠延續的討論。身為全球最大半導體整合製造商,英特爾五月初正式對外公佈可量產的立體三閘電晶體技術(3-D Tri-Gate transistors),這項技術自2002年開始發展,將是半導體產業能否繼續按照摩爾定律往下走的重要依據。

本文將介紹半導體產業在滿足市場需求方面會面臨的種種挑戰,以及如何透過適當的 28nm 製程技術來應對這些挑戰。高效能、低功耗製程與架構創新這種突破性組合,使最新 28nm FPGA 非常適用於節能、超頻寬、超高階等應用。

在日本CEATEC展會上,各種光電材料和技術當然是日本廠商的拿手絕活,在創新之中更具有實用性。除了3D立體顯示之外,軟性電子、IPS廣視角和太陽能,也成為日本光電產業的發展重點。值得注意的是,日本廠商在整合各類光電和顯示技術、特別是在可撓式

目前,3D-IC定義並不相同,有人認為只要將一顆 die 放在一個substrate 上就是 3D integration,這似乎與將Chip 放在PCB上面沒有兩樣,這樣的PCB也可以稱之為3D integration,所以頂多稱之為3D Package。3D-IC與3D 封裝 (package)不同的是,3D Package 裡面的元件是離散的,都是在元件的週邊利用 bonding wire 相接,但是 3D IC 卻是一個獨立的 IC,透過垂直與水平整合來大量提高集積密度。

當前投射電容多點觸控應用精彩可期。支援多點觸控應用的其他技術無法傳遞真實座標位置,不能滿足Windows 7對多點觸控應用更為嚴謹的要求。因此投射電容觸控技術優勢便脫穎而出,其中Multi-Touch All-points互容偵測多技術可精確偵測多顆手指同時在螢幕移動變化的絕對定位,以及多手指同時接觸螢幕時的絕對位置。投射電容觸控技術應用整合光學、機構、電路三大要素,電容觸控需注意不同感測導體材質特性,透光性也要根據材質搭配設計,小尺寸投射電容觸控講究回應速度與位置精確,大面板尺寸會影響投射電容ITO感測解析度,這些都需要關鍵的控制器韌體設計。各類觸控技術解決方案都有各執擅長所在,投射電容不能也不會全面取代其他觸控技術。

在電氣和電子設備中,有五類主要的觸控螢幕技術:電阻式、表層電容、投射電容、表面聲波、及紅外線,但只有三者適合用於行動裝置及消費性電子用品上。iPhone可能是目前使用觸控螢幕之行動裝置中表現最突出的,在2008年,預計將有60款行動電話將納入此技術;而到2009年時,則會有超過100款以上。隨著搭載觸控螢幕的行動電話越來越普遍,我們期望在2012年,它的使用數會達到5億支。在此同時,即使是低階的型款,也會增加觸控式按鈕、滑條及圓轉輪的應用。

雖然大型FPGA的應用愈來愈廣泛,但不表示沒有隱憂,其中結構化ASIC就對FPGA產生威脅,另外多核化的處理器也對FPGA產生威脅。未來,大型FPGA將持續積極使用更先進的製程,持續增加晶片內的電路資源,但同時要對功耗進行收斂,及提升運作速度,如此才能確保前述各項新應用的運用價值。

英國威格斯公司(Victrex plc)宣佈,光罩全方位解決方案供應商家登精密工業 (Gudeng Precision)已推出以VICTREX PEEK聚合物所製造的8”與12”化學機械研磨環(Chemical Mechanical Pla

耦合電感結構,可以提供較大的電感值,但由於傳統的直線型耦合電感結構容易受到層與層之間製作時對準的誤差影響,造成感值的變化,本文提出一種新的耦合電感結構,對於製程的變異有較高的容忍度。模擬及量測結果顯示,此種結構確實具有較高的製程的變異製程的變異。

現代人們對於健康照護的需求帶動了生技產業的蓬勃發展,然而生技產業的成長受限於迅速而正確的生物分子分析技術,所以,如何以低成本且符合標準需求的方法,取代現今耗時費力的生物分子檢測儀器,即成為生技產業起飛的重要性指標技術。更進一步的說明, 在政府推動的兩兆雙星願景中,亦將生技產業規劃為重點發展產業,其中不論製藥業或醫療照護皆需要迅速而準確的量測鑑定方法,以降低成本及提高效率,因此,如何將台灣極具優勢的電子產業整合進生醫科技即為相關業界及學界重視的課題。本文有鑑於此,對現行生物分子感測技術做一回顧,以為相關產業發展此一關鍵性技術之參考。

人們總期望新一代FPGA具有更好的特性和性能。然而,設計人員必須將這些特性和性能在相同的尺寸(甚至更小)上實現,並且保持功率耗損不變。此外,某些應用還有必須要滿足的特殊功率耗損要求。結果,功率耗損在FPGA選擇標準中扮演了越來越重要的角色。本文介紹以最低的功率耗損實現65nm製程節點的低成本和高性能特性。

當半導體微細化製程從65奈米邁向45奈米、甚至晶片結構體尺寸將朝向32或是22奈米之際,我們將會面臨什麼未知的物理性質變化?為了追尋更微小體積、切割更多晶片的商業成本效益,我們的製程技術如何再進一步地去突破,會有什麼樣的材料正等待著我們去發掘?

從類比微調應用中的位元級、一直到數據或代碼儲存的千位元等級,CMOS 相容的單一多晶片嵌入式 NVM 的應用範圍越來越廣。CMOS 的相容性設計,卻給工程師帶來必須克服保存和耐久性的挑戰,本文所介紹的一些機制和解決方案,可驗證出實驗結果與理論分析是趨於一致的。