高速與高功率逼出新一代 PCB

當高速 SerDes、低電壓高電流處理器與高熱密度系統同時出現在一塊電路板上，PCB 就不再只是把元件連起來的載體。走線的損耗、via 的不連續、銅箔表面粗糙度、介電材料的 Dk/Df、供電網路的 IR Drop 與 PDN 阻抗，乃至熱循環造成的翹曲與孔壁疲勞，都會直接改變系統能否在目標資料率、功耗與可靠度條件下運作。新一代 PCB 的真正門檻，不再是某一項規格做到最好，而是能否把訊號、電源、熱、材料與製程放在同一個設計框架裡共同最佳化。

先進PCB，從晶片、電源、訊號、散熱到製程的系統級最佳化。

從一塊板到多物理系統

PCB的技術升級，表面上看是層數增加、線寬縮小、材料等級提高；但真正的結構性變化，是系統設計的各種物理限制開始在板級碰撞。當傳輸速度、電流密度與熱密度同步上升，單一領域的最佳化很容易成為另一個領域的負擔。這篇文章依序從高速通道、低損耗材料、Power Integrity、Thermal 與製程驗證五個層面，說明為何下一代 PCB必須以「共同最佳化」重新定義。

PCB 本身成電路一部分

在低速數位電路的年代，工程師很容易把 PCB 走線想成「只要導通就好」的銅線：驅動器把0與1送出去，另一端能收到，就算完成任務。但當單通道資料率進入112Gb/s、224Gb/s 等級，且 PAM4 以四個電位承載資訊時，這種想像已經不成立。Keysight 指出，PAM4 雖能在相同頻寬下提高資料率，代價是每一階電位間距縮小，對雜訊、抖動、通道損耗與反射更加敏感；在224Gb/s SerDes 驗證中，依通道配置不同，通道損耗可達約 23～33dB。這代表訊號從發射器走到接收器時，已不是「電壓有沒有到」的問題，而是波形在經過整條實體通道後，還剩下多少可供接收器判讀的眼圖與誤碼裕量。

PCB 因此開始真正成為電路本身。從晶片封裝焊球、breakout、via、板內走線、背鑽區、連接器，到另一端的封裝與接收器，每一段都會貢獻插入損耗、回波損耗、阻抗不連續與串擾。只要其中一個 via stub 過長、連接器轉接不理想，或差分對在某一段失去參考平面，局部的不連續就可能轉化為反射；相鄰通道若耦合過強，則可能形成近端或遠端串擾。Ansys 對 Signal Integrity 的說明也指出，高速數位訊號在材料電阻、電磁場耦合、電容與幾何結構共同作用下，會出現振幅下降、波形失真、雜訊與時間偏移，而 PCB 的材料、走線幾何、層疊位置與層間轉接正是這些效應的直接來源。

2026年台灣電路板產業展覽現場的高階PCB展示。（中央社）

這也改變了「阻抗控制」的意義。過去把 50Ω 單端或 100Ω 差分做在製造公差內，常被視為高速板的主要品質指標；現在阻抗只是起點。工程師還必須檢查整個 channel 的 S-parameter、插入損耗曲線、return loss、串擾與group delay ，並把 package 、connector、PCB trace 與 cable 一起納入 channel budget。換言之，設計對象已從一段銅線，變成一條具有分布參數與頻率響應的傳輸通道。

另一個常被低估的問題是「速度」與「邊緣」不完全相同。即使資料率沒有翻倍，只要上升時間縮短，訊號中所含的高頻成分仍會往上延伸，使原本在較低頻率下可以忽略的 stub、銅箔粗糙度、玻纖織構與連接器 discontinuity變得可見。因此新世代 PCB 的設計，不能只跟著協定名稱選材料，而必須回到實際 Nyquist 頻率、edge rate、通道長度與可容忍損耗來建立 stack-up。

高速通道的損耗與不連續分布。(資料整理：本刊；參考 Keysight、Ansys)

最後，系統驗證的語言也改變了。板子不再只問「open/short 是否通過」，而是必須問：在指定的 BER、FEC 條件、接收器等化能力與設計 margin下，這條通道能否可靠傳輸？這種由「導通」轉向「通道性能」的思維，是PCB 從被動載體轉為系統關鍵介面的第一個明顯訊號。

決戰低損耗：樹脂、纖布與銅箔的材料協奏

當通道損耗開始吃掉高速系統的餘裕，材料便從「機械承載物」變成電氣性能的一部分。覆銅板（CCL）基本上由樹脂系統、玻璃纖維布與銅箔組成，三者各自影響介電、機械與加工特性。今天市場上常以 M7、M8、M9 等級描述高速材料世代，但真正重要的並不是名稱本身，而是材料能否在指定頻率、溫濕度與製程條件下維持可預測的 Dk、Df、尺寸穩定與附著可靠度。

Dk（Dielectric Constant，介電常數）決定電磁波在材料中的傳播速度，也會影響特性阻抗與不同走線間的相位一致性。對差分通道而言，Dk 的空間均勻性甚至和平均值一樣重要；若走線一側主要跨過玻纖束、另一側主要跨過樹脂區，局部介電常數差異就可能造成skew ，形成所謂 glass weave effect。這也是低介電玻纖布、較均勻的織構與石英布受到重視的原因。

Df（Dissipation Factor，介電損耗因子）則與高頻下的介電損耗直接相關。頻率越高、線路越長，Df 對 insertion loss 的影響越明顯。TPCA 與工研院2026 年資料指出，高階運算板對 40 層以上大型、超低損耗 PCB 的需求正在推升高階 CCL，全球 CCL 市場 2025 年約160.2 億美元，2026 年預估可達 215億美元；台灣供應商也持續投入 Low Dk2 玻纖、石英布與 PTFE 等下一代材料，以在高速訊號與加工可靠度之間取得平衡。

Df（Dissipation Factor，介電損耗因子）則與高頻下的介電損耗直接相關。頻率越高、線路越長，Df 對 insertion loss 的影響越明顯。TPCA 與工研院2026 年資料指出，高階運算板對 40 層以上大型、超低損耗 PCB 的需求正在推升高階 CCL，全球 CCL 市場 2025 年約160.2 億美元，2026 年預估可達 215億美元；台灣供應商也持續投入 Low Dk2 玻纖、石英布與 PTFE 等下一代材料，以在高速訊號與加工可靠度之間取得平衡。

但介電損耗只是半個問題。另一半來自銅。當頻率升高，Skin Effect 使電流集中於導體表面；表面越粗糙，實際電流路徑越彎曲、等效路徑越長，導體損耗也越高。因此 VLP、HVLP 到 HVLP4 銅箔一路降低表面粗糙度，成為高階高速板的重要材料升級。TPCA 2026 年指出，HVLP4 已朝 Rz 約 0.5μm 的極低粗糙度發展，全球 HVLP 銅箔產能在2025 年大幅增加至 23,400 噸，反映高速板對低導體損耗材料的需求快速上升。

然而，材料工程最棘手之處正是「越平滑不一定越好做」。銅箔表面粗糙度降低有利於高頻損耗，卻可能犧牲與樹脂的機械咬合；樹脂為了降低 Df 改變化學配方，可能使壓合窗口、鑽孔品質、除膠渣與電鍍附著條件一起改變；石英布或特殊玻纖能改善介電與尺寸穩定性，但成本、供應量、加工難度與良率都必須納入量產決策。這就是為什麼新材料的競爭不會只看一張 datasheet。

更值得注意的是，材料升級已開始影響供應鏈配置。TPCA 近期資料顯示，高階Low Dk/Low Df 玻纖與 HVLP 銅箔的供應吃緊，甚至形成長交期與配額供貨現象；這表示材料不再只是採購端的BOM 項目，而是產品架構能否落地的重要限制。對 PCB 廠而言，真正的能力不是「能不能買到更低 Df 的板材」，而是能否知道哪一段通道需要升級、升級到什麼程度最划算，並把材料特性與線寬線距、銅厚、via 結構和製程能力一起驗證。

高電流把供電網路拉進PCB 核心

高速傳輸是資料流，高功率運算則把另一股「能量流」壓進同一塊 PCB。處理器與加速器的供應電壓持續下降，但峰值功率與瞬態電流卻快速上升，結果是相同的功率必須用更大的電流輸送。對板級供電而言，這會把過去相對容易處理的銅阻、via 電流容量與電源平面阻抗，推升為系統級問題。

第一個問題是 DC IR Drop。依歐姆定律，電流越大，只要路徑仍存在有限電阻，壓降就會增加。對低電壓核心而言，數十毫伏就可能吃掉可觀的voltage margin。更麻煩的是，PCB銅導體的電阻會隨溫度升高而上升，因此電源與熱不是兩個獨立議題。Cadence 在 PCB Power Integrity分析資料中指出，高功率設計若把溫度效應納入，IR Drop 結果在某些案例可與等溫假設相差超過 20%；因此更精確的做法是把電氣損耗送進熱分析，再用溫度更新導電率，進行 electro-thermal co-simulation。

第二個問題是 AC Power Integrity。負載不會只以固定電流運作，處理器在不同工作狀態間切換時，會產生快速的瞬態電流需求。PCB 的 Power Delivery Network （PDN ）由 VRM 、bulk capacitor、decoupling capacitor、power/ground plane、via、封裝與晶片內部電源網路共同構成。若某一頻段的 PDN impedance 過高，瞬態電流乘上阻抗便會形成電壓擾動，造成 droop 、overshoot 、ground bounce ，進一步污染高速訊號。Cadence 將 PCB PI 分為 DC 與AC 兩部分：前者關注 IR Drop、電流密度與導體溫度，後者則關注動態電流下的 PDN 阻抗與噪聲margin。

因此，高功率板級設計會自然走向更多、更完整的 power/ground plane、較厚銅層、多顆並聯 via、局部銅塊（embedded copper）甚至 Busbar 等架構。問題是，這些資源與高速訊號共享同一塊板。更多電源層代表 stack-up 變厚；更大的 antipad 與 via field 可能切割參考平面；Busbar 或大面積銅塊會占據機構空間並改變熱分布；為降低回流阻抗而靠近的 signal-ground plane ，又可能與高電流供電層的安排衝突。這就是 SI 與PI 必須共同規劃的原因。 對 PCB 廠而言，這也意味著「厚銅」不是單純增加銅重。厚銅會影響蝕刻factor、線寬控制、壓合填膠與板厚公差；高電流 via 則要同時看孔徑、孔銅厚度、via 數量、熱升溫與可靠度。當板上同時存在 224G 高速通道與數百安培級的局部供電需求，layout 不能再先把訊號走完，再找剩餘空間塞電源；兩者必須在系統規劃階段同時分配層數、return path、copper area 與元件位置。 換句話說，Power Integrity 把 PCB 的角色從「訊號載體」再往前推了一步：它同時是一張能量配送網路。能否在有限板厚與板面中，以可製造的銅結構把電送到負載，並把瞬態噪聲壓在可接受範圍內，已成為下一代高階 PCB 的核心價值。

散熱已經不是 PCB 外部問題

當功率密度持續上升，熱管理也不可能再被視為「板子做完以後再加散熱器」的外部工作。熱從晶片junction出發，經過封裝、焊點、PCB銅層、thermal via、金屬支撐結構與散熱器／冷板一路向外傳遞；只要其中某一段熱阻過高，就可能形成hotspot。也因此，PCB的stack-up、銅面積與via配置，本質上已是熱路徑的一部分。

最直接的手段是利用銅的高導熱性把熱攤開。高功率元件下方可配置thermal via 把熱導入內層或背面，局部可使用較厚銅層、銅塊或金屬核心結構降低熱阻。問題在於，這些做法同時會改變電氣與機械條件：大量via可能破壞高速訊號的reference plane；不對稱的大面積銅可能在壓合與回焊後造成翹曲；厚銅與一般FR-4／低損耗材料的熱膨脹差異，又會把應力集中到孔壁與焊點。

液冷的普及使這個問題更明顯。當cold plate、manifold 與 PCB／模組高度靠近，板面平整度、元件共面度、鎖固壓力與局部變形都會影響熱接觸品質。冷板可以把晶片表面溫度壓低，但若板材、封裝與金屬結構的CTE 不匹配，反覆的升降溫仍可能造成疲勞。對高層數厚板而言，z-axis膨脹會對PTH與微孔造成額外應力；對 HDI 疊孔結構而言，熱循環造成的via fatigue更是長期可靠度的關鍵。

SI、PI與Thermal共同爭奪PCB層數、銅、via與空間資源。

IPC 的技術資料長期把 CAF（Conductive Anodic Filament ）列為高密度 PCB 的可靠度風險之一：在高濕與電場條件下，金屬離子可能沿玻纖／樹脂介面遷移形成導電路徑。當線距縮小、孔與孔之間距離下降，CAF resistance 的重要性就更高。[8] 這提醒我們，熱管理不能只看「溫度有沒有降下來」，還必須把濕熱、材料界面、電壓梯度與機械應力一起納入。

更重要的是，熱會回頭改變電氣。銅阻隨溫度上升，IR Drop 增加；介電材料的 Dk/Df 也可能隨溫度與頻率變化；機構翹曲可能改變連接器接觸與 BGA焊點應力。因此 SI、PI 與 Thermal的關係不是三條平行線，而是一個閉環。高速訊號要求更精準的材料與幾何，供電要求更多銅與更低阻抗，散熱又要求導熱與結構穩定；三者共同爭奪有限的層數、via、銅量和空間。

未來高階 PCB 的熱能力，會愈來愈像「設計資源」而不是「散熱附件」。板廠若能在前期提供 stack-up 熱模型、材料 CTE/Tg 建議、via thermal path 估算與熱循環可靠度資料，就能從被動製造者進一步進入系統共同設計。

製程能力成材料性能能否兌現的關鍵

材料規格再漂亮，最後仍必須經過壓合、鑽孔、電鍍、蝕刻與組裝，才能變成真正的 PCB。這也是高階板最容易被忽略的一道門檻：新材料往往是在實驗室中以特定試片條件量測，但量產板可能有 30、40 層以上、多種 prepreg、不同銅厚、盲埋孔、背鑽與大尺寸結構。只要製程均勻性控制不住，理論上的低損耗就會被幾何公差與缺陷吃掉。

首先是壓合。高速板的介電厚度直接影響阻抗，樹脂含量與流動又關係到玻纖填充、銅面包覆與空洞。材料越低損耗，化學配方越特殊，原本成熟的壓合溫度、壓力與時間曲線未必可以照搬。大型高多層板還要面對層間registration、板厚均勻與翹曲問題；如果介質厚度分布變異太大，即使設計端的 impedance model 完美，實物仍可能偏離目標。

其次是鑽孔與 via。高速通道不喜歡多餘的 stub，因此 backdrill、盲孔、微孔與更精細的層間連接成為常見手段。微孔尺寸縮小後，雷射鑽孔的孔形、殘渣、銅種子層與後續電鍍均勻性都會影響可靠度；機械鑽孔則要處理高層厚板的排屑、孔壁粗糙與鑽針磨耗。TPCA 2026 年指出，高多層與厚板使鑽孔難度提高，全球 PCB 鑽針市場在 2025 年約8.6 億美元，2026 年預估成長至約11.1 億美元，反映製程耗材本身也因高階板而升級。

第三是電鍍與蝕刻。PTH 與微孔的孔銅厚度要兼顧電流容量與熱循環可靠度；線路越細、銅越厚，蝕刻側蝕與線寬控制越困難。對高速差分對而言，線寬、線距與銅厚公差都會直接轉化為阻抗與skew 變化。因此製程控制不只是良率問題，也是 SI 問題。到了 224G 等級，TDR 與 S-parameter 量測、coupon與實際板通道的correlation 、量測治具 de-embedding，都會成為生產驗證的一部分。

這也解釋為何材料商、板廠、設備商與EDA/SI 工具商必須共同驗證。材料商提供 Dk/Df 與加工建議，板廠負責把材料變成穩定 stack-up，設備商確保鑽孔、電鍍與檢測能力，系統／晶片端則定義 channel budget 、power budget 與可靠度條件。若缺少其中任何一方，新材料都可能卡在「性能很好，但量產做不穩」的最後一哩。

高階材料性能必須透過製程與量測閉環才能在量產中兌現。

未來更成熟的做法，是建立材料—製程—設計—量測的資料閉環。設計階段用實際製程能力建立stack-up與channel model，試產後把 TDR、S-parameter、阻抗分布、孔銅與可靠度數據回饋到模型，再修正 layout與製程窗口。如此，PCB的DFM（Design for Manufacturing）才會真正走向 DFX：同時為Signal、Power、Thermal與Reliability設計。

從產業角度看，這種共同驗證會重新定義板廠的競爭力。未來最有價值的板廠，不一定是擁有最多產能者，而是能把材料特性、製程能力與系統需求轉成可預測、可量產結果的業者。當每一個 dB、每一毫伏壓降與每一度溫升都可能影響整機性能，製造know-how 本身就是系統性能的一部分。

結語：下一代 PCB 的核心是「共同最佳化」

高速和高功率是相互交融的升級路線。高速 SerDes 讓傳輸通道由走線、via、連接器等組成；低電壓高電流影響核心設計中的電源平面、via 電流容量和 PDN 阻抗。熱密度上升使得銅層、熱 via 和液冷系統成為可靠性的一部分。工程師面對的是一個整合的多物理系統，而非獨立的「訊號板」、「電源板」和「散熱模組」。

下一代 PCB 的價值不僅應以層數、線寬線距或材料等級衡量，而應關注在目標 BER 下的剩餘 margin、負載瞬態下 PDN 的電壓穩定性、熱循環後 via 與板材的可靠性，以及在量產良率與成本下的穩定重現性。這顯示 PCB 正進入整合時代，成為系統效能共同決定的關鍵。